奇数分频电路!要求占空比为50%.比如3分频,
利用194来设计奇数或偶数型的计数器，可以用反馈移位的方法来设计，具体可以见西安电子科技大学出版社，杨颂华编的数字电子技术基础，第七章关于74LS194的部分 。设计时请注意能否自启动的问题。分频器和计数器有本质联系，比如把输入信号作为模4计数器的时钟信号，那么计数器的输出就可以将输入信号4分频。
设计中，比如7分频，可以用上升沿触发的计数器配合下降沿触发的计数器，通过逻辑运算得到占空比为50%的时钟。小数或分数分频则可通过组合特定的整数分频来实现，如19/9分频通过2分频和3分频的配合来完成。掌握这些设计技巧不仅有助于理解和应对面试，也是电路设计实践中不可或缺的一部分。
一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。
两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于（n-1）/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。
占空比50%的奇数分频：可以通过构建两个分别用上升沿和下降沿触发的计数器，然后将两个计数器的输出进行逻辑运算得到占空比为50%的分频时钟。小数/分数分频 小数分频可以转化为特定分频比电路设计问题。
奇数倍分频同样通过计数器操作。非50%占空比的奇数分频，如5倍分频，利用上升沿触发计数器，计数到特定值后进行时钟翻转，再计数（N-1）/2次，展现5倍非50%分频器的特性。50%占空比的奇数分频则利用下降沿，通过与非操作实现。
占空比50%的5分频电路,程序也行。急求!!!
先用锁相环2倍频，再用计数器5分频，最后用JK触发器或D触发器2分频，得到的就是占空比50%的5分频。
上面是JK，下是面是D，这个是三分频，五分频没研究过，应该差不多的。
信号发生器输出的方波占空比为50%，要改变这个占空比，采用后一种途径，即用PWM控制器输出的信号直接控制BUCK变换器，而在保持导通时间不变的情况下将其信号进行二分频，得到占空比减半的信号来控制单端反激变换器。
分频电路主要分为偶数分频和奇数分频，其中偶数分频包括D触发器级联和计数器实现，如将主时钟2倍、4倍分割，可通过D触发器实现2n次分频。对于一般的偶数分频，计数器是更为灵活的选择。
当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为 。
奇数倍分频同样通过计数器操作。非50%占空比的奇数分频，如5倍分频，利用上升沿触发计数器，计数到特定值后进行时钟翻转，再计数（N-1）/2次，展现5倍非50%分频器的特性。50%占空比的奇数分频则利用下降沿，通过与非操作实现。
100分频电路占空比百分之50输入1MHZ输出10KHZ
1、如果你说的3-9V是指高电平的话，信号输入可通过三极管开关电路（三极管电源同单片机电源）变换成幅值同单片机电源的信号。如果你说的3~9V是指低电平3V，高电平9V的话，可直接采用电阻分压。以5V单片机为例，采用1/2分压即可。上述输出信号与单片机定时器的捕获输入端口相连。
2、信号发生器输出的方波占空比为50%，要改变这个占空比，采用后一种途径，即用PWM控制器输出的信号直接控制BUCK变换器，而在保持导通时间不变的情况下将其信号进行二分频，得到占空比减半的信号来控制单端反激变换器。
3、不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。
用verilog实现占空比为50%的分频器
//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。//其中F_DIV为分频系数，分频系数范围为1~2^n （n=F_DIV_WIDTH）//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。
偶数分频：优雅的逻辑设计从基础的2分频开始，通过触发器反接，Verilog用简洁的取反逻辑描绘了这一过程。要实现4和8分频，只需级联2分频器，而对大系数N分频，关键在于计数到N/2时翻转时钟，确保输出信号有稳定的50%占空比。
以下代码可以实现40%占空比的分频，供参考。
奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到N－1）/2进行输出时钟翻转，然后经过（N+1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
奇数倍分频同样通过计数器操作。非50%占空比的奇数分频，如5倍分频，利用上升沿触发计数器，计数到特定值后进行时钟翻转，再计数（N-1）/2次，展现5倍非50%分频器的特性。50%占空比的奇数分频则利用下降沿，通过与非操作实现。
在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。
用74LS161计数器构成占空比为50%的6、10、30分频电路图怎么画,求高手啊...
利有预置功能，将计数值平均分布在8和=8的两边，就可得到占空比50％的效果。如10分频，预置设成3，计数为3 4 5 6 7，8 9 1011 12，则Q4就会一半低一半高的电平。
利有预置功能，将计数值平均分布在8和=8的两边，就可得到占空比50%的效果。如10分频，预置设成3，计数为3 4 5 6 7，8 9 1011 12，则Q4就会一半低一半高的电平。
用两个计数器74LS161设计一个任意整数分频及占空比可调电路（一个控制分频一个控制占空比） 我来答 分享 微信扫一扫 新浪微博 QQ空间 举报 浏览7 次 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。
现在说本题，161是加法计数器，有预置输入时，是从预置值开始计数，直至溢出，重新预置，第一级预置9，计数状态就是111115，是7进制计数，同理，第二级是9进制，所以是：7*9=63。如果是减法计数器，就是9*7=63。你是碰巧了，思路是错的，答案是对的。
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